量子コンピュータ大規模化の課題
量子コンピュータの性能を飛躍的に向上させるためには、「量子ビット」と呼ばれる情報の最小単位を大量に集積し、同時に高い精度で制御する必要があります。しかし、量子ビットの数を増やしていくと、その制御に必要な配線が膨大になり、システムの冷却や実装が非常に複雑になるという課題がありました。また、量子ビットを使った計算の精度を維持することも、大規模化においては容易ではありません。
日立はこれらの課題を解決し、学術的な実証段階から産業応用へと展開するために、二つの革新的な基盤技術を開発しました。
配線数の増大を抑える「共有ゲート型アーキテクチャ」
日立は、配線数の増大という大きな課題に対し、複数の量子ビットを共通の配線と制御用ゲートで動かす「共有ゲート型アーキテクチャ」を考案しました。これは、従来のコンピュータで使われる半導体メモリのクロスバー構造を応用したものです。
従来の構造では、一つ一つの量子ビット（電子を閉じ込めて量子ビットとして利用する微小な構造である「量子ドット」）に対して個別の配線とゲートが必要でした。そのため、量子ビットが増えるほど配線が複雑になり、大規模化の障壁となっていました。これに対し、共有ゲート型アーキテクチャでは、共通の配線とゲートで複数の量子ビットを制御できるため、配線数の増加を効果的に抑えることが可能になります。
日立はimecとの協力のもと、この新構造を300mmウェハプロセスで試作し、4×4の16量子ビット配列構造において、すべての量子ドット形成と一部の量子ビット操作を確認しました。この成果は、将来的に必要とされる多数の量子ビットを効率的に制御するための重要な一歩です。
量子状態の乱れを抑える「電子速度制御技術」
シリコン量子コンピュータでは、量子ビットを離して配置することで配線やノイズの影響を抑えることができます。しかし、必要な時に量子ビット同士を相互作用させるためには、量子情報を持つ電子を移動させる「電子輸送（シャトリング）」という技術が不可欠です。
これまでの電子輸送では、電子を急激に加速・減速させて移動させるのが一般的でした。しかし、日立はこの急激な速度変化が電子の量子状態を乱し、計算エラーにつながる可能性があることに着目しました。そこで同社は、電子の移動速度を滑らかに変化させる「電子速度制御技術」を提案しました。
この技術では、電圧信号を位相変調することで、電子の加速・減速を緩やかに制御します。量子物理シミュレーションの結果、この方式が電子輸送時に生じる量子状態の乱れを抑え、計算エラーの低減に貢献する可能性が示されました。日立は以前にも量子ビットの動作安定性を100倍以上向上させる技術を発表しており、今回の成果と合わせて、大規模なシリコン量子コンピュータでの高信頼な量子計算の実現に貢献するでしょう。
今後の展望と社会実装に向けて
日立は、今回実証された基盤技術を基に、量子ビットチップの設計、実装、クラウド運用の研究開発をさらに進めていく予定です。産官学や国内外のパートナーとの連携を強化し、学術実証から産業応用への展開を加速させていきます。
同社は、2027年度のクラウド公開、2028年度の100量子ビット級システム、2030年度の1,000量子ビット級システムの実現を目指し、量子コンピュータを次世代の計算基盤として実用化することを目指しています。これにより、エネルギー、モビリティ、生産現場の最適化、金融リスク分析など、従来の計算基盤では対応が難しかった複雑な社会課題を解決するソリューションを開発し、「Lumada」として社会に展開していく構えです。
今回の成果の一部は、2026年8月31日から韓国・仁川で開催される国際会議SiQEW/ICOSS 2026にて発表される予定です。
